电源完整性理论基础之一

随着PCB设计复杂度的逐步提高，对于信号完整性的分析除了反射，串扰以及EMI之外，稳定可靠的电源供应也成为设计者们重点研究的方向之一。尤其当开关器件数目不断增加，核心电压不断减小的时候，电源的波动往往会给系统带来致命的影响，于是人们提出了新的名词：电源完整性，简称PI(power integrity)。其实，PI和SI是紧密联系在一起的，只是以往的EDA仿真工具在进行信号完整性分析时，一般都是简单地假设电源绝对处于稳定状态，但随着系统设计对仿真精度的要求不断提高，这种假设显然是越来越不能被接受的，于是PI的研究分析也应运而生。从广义上说，PI是属于SI研究范畴之内的，而新一代的信号完整性仿真必须建立在可靠的电源完整性基础之上。虽然电源完整性主要是讨论电源供给的稳定性问题，但由于地在实际系统中总是和电源密不可分，通常把如何减少地平面的噪声也作为电源完整性中的一部分进行讨论。

5.1电源噪声的起因及危害

造成电源不稳定的根源主要在于两个方面：一是器件高速开关状态下，瞬态的交变电流过大；二是电流回路上存在的电感。从表现形式上来看又可以分为三类：同步开关噪声（SSN），有时被称为Δi噪声，地弹（Ground bounce）现象也可归于此类（图1-5-1）；非理想电源阻抗影响（图1-5-2）；谐振及边缘效应（图1-5-3）。

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      对于一个理想的电源来说，其阻抗为零，在平面任何一点的电位都是保持恒定的（等于系统供给电压），然而实际的情况并不如此，而是存在很大的噪声干扰，甚至有可能影响系统的正常工作，见图1-5-4：

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      开关噪声给信号传输带来的影响更为显著，由于地引线和平面存在寄生电感，在开关电流的作用下，会造成一定的电压波动，也就是说器件的参考地已经不再保持零电平，这样，在驱动端（见图1-5-5），本来要发送的低电平会出现相应的噪声波形，相位和地面噪声相同，而对于开关信号波形来说，会因为地噪声的影响导致信号的下降沿变缓；在接收端（见图1-5-6），信号的波形同样会受到地噪声的干扰，不过这时的干扰波形和地噪声相位相反；另外，在一些存储性器件里，还有可能因为本身电源和地噪声的影响造成数据意外翻转（图1-5-7）。

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       从前面的图1-5-7我们可以看到，电源平面其实可以看成是由很多电感和电容构成的网络，也可以看成是一个共振腔，在一定频率下，这些电容和电感会发生谐振现象，从而影响电源层的阻抗。比如一个8英寸×9英寸的PCB空板，板材是普通的FR4，电源和地之间的间距为4.5Mils，随着频率的增加，电源阻抗是不断变化的，尤其是在并联谐振效应显著的时候，电源阻抗也随之明显增加（见图1-5-8）。

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       除了谐振效应，电源平面和地平面的边缘效应同样是电源设计中需要注意的问题，这里说的边缘效应就是指边缘反射和辐射现象，也可以列入EMI讨论的范畴。如果抑制了电源平面上的高频噪声，就能很好的减轻边缘的电磁辐射，通常是采用添加去耦电容的方法，从图1-5-9中可以看出去耦电容在抑制边缘辐射中的作用。边缘效应是无法完全避免的，在设计PCB时，要尽量让信号走线远离铺铜区边缘，以避免受到太大的干扰。

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                                                         图1-5-9

5.2 电源阻抗设计

电源噪声的产生在很大程度上归结于非理想的电源分配系统（简称PDS，即Power Distribution System）。所谓电源分配系统，其作用就是给系统内的所有器件提供足够的电源，这些器件不但需要足够的功率消耗，同时对电源的平稳性也有一定的要求。大部分数字电路器件对电源波动的要求在正常电压的+/-5%范围之内。电源之所以波动，就是因为实际的电源平面总是存在着阻抗，这样，在瞬间电流通过的时候，就会产生一定的电压降和电压摆动。

       为了保证每个器件始终都能得到正常的电源供应，就需要对电源的阻抗进行控制，也就是尽可能降低其阻抗。比如，一个5伏的电源，允许的电压噪声为5%，最大瞬间电流为1安培，那么设计的最大电源阻抗为：

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     从上面的计算公式可以看出，随着电源电压不断减小，瞬间电流不断增大，所允许的最大电源阻抗也大大降低。而当今电路设计的趋势恰恰如此，参见下面微处理器性能参数变化的图表。综合各因素的影响，几乎每过三年，电源阻抗就要降为原来的五分之一，由此可见，电源阻抗设计对于高速电路设计者来说是至关重要的。

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       电源层和地层本身可以看成是一个大的平板电容，其电容量可以用下面这个公式计算：

              [img=61,37][/img] (单位pF)

       系数k为0.2249（单位为英寸）或0.884（单位为厘米），εr指介质的介电常数（真空为1，FR-4材料在4.1~4.7之间），A指铺铜平行部分的总面积，d指电源和地之间的距离。以2.9’X1.2’的内存模块PCB板为例，相邻为10Mils的电源和地构成的电容大小大概为：0.2249X4.5X2.9X1.2/0.01=352.2pF。可见，电源和地之间耦合电容的值很小，表现的阻抗也比较大，一般有几欧姆，所以在高速设计中仅仅依靠电源自身的耦合降低阻抗是远远不够的。

在设计电源阻抗的时候，要注意频率的影响，我们不但需要计算直流阻抗（电阻），还要同时考虑在较高频率时的交流阻抗（主要是电感），最高的频率将是时钟信号频率的两倍，因为在时钟的上升和下降沿，电源系统上都会产生瞬间电流的变化。一般可以通过下面这个基本公式来计算受阻抗影响的电源电压波动：

                    [img=115,37][/img]

       为了降低电源的电阻和电感，在设计中可采取的措施是：

l        使用电阻率低的材料，比如铜；

l        用较厚、较粗的电源线，并尽可能减少长度；

l        降低接触电阻；

l        减小电源内阻；

l        电源尽量靠近GND；

l        合理使用去耦电容；

由于电源阻抗的要求，以往的电源总线形式已经不可能适用于高速电路，目前基本上都是采用了大面积的铜皮层作为低阻抗的电源分配系统。当然，电源层本身的低阻抗还是不能满足设计的需要，需要考虑的问题还很多，比如，芯片封装中的电源管脚，连接器的接口，以及高频下的谐振现象等等，这些都可能会造成电源阻抗的显著增加。解决这些问题的最简单也最有效的方案就是大量使用去耦电容，这在后文中会详细讨论。