Allegro 导入 logic, 晕！

我学过Protel99, Power PCB,都好学，现在学Allegro PCB Design 610,也就是现在的最新版Cadence 15.2.I am crazy .

好不容易装OK，初步试了下：。

1.在Design Entry CIS只用了两个电阻并联作的一个世界上最简单的电路图，导出netlist ,有三个*.dat的文件。

2.在Allegro PCB中做了一个板外框和放元件区，但是导入Logic时什么也没有。log文件如下：

Cadence Design Systems, Inc. netrev 15.2 Sat Feb 05 12:01:46 2005(C) Copyright 2002 Cadence Design Systems, Inc.

------ Directives ------

RIPUP_ETCH FALSE;RIPUP_SYMBOLS NEVER;MISSING SYMBOL AS ERROR FALSE;SCHEMATIC_DIRECTORY 'F:\CADENCE V15.2\EX\allegro';BOARD_DIRECTORY '';OLD_BOARD_NAME 'start.brd';NEW_BOARD_NAME 'start.brd';

CmdLine: netrev -$ -5 -i F:\CADENCE V15.2\EX\allegro -y 3 F:\CADENCE V15.2\EX\allegro\#Taaaaaa01600.tmp

------ Preparing to read pst files ------

Starting to read F:/CADENCE V15.2/EX/allegro/pstchip.dat Finished reading F:/CADENCE V15.2/EX/allegro/pstchip.dat (00:00:00.08)Starting to read F:/CADENCE V15.2/EX/allegro/pstxprt.dat Finished reading F:/CADENCE V15.2/EX/allegro/pstxprt.dat (00:00:00.00)Starting to read F:/CADENCE V15.2/EX/allegro/pstxnet.dat Finished reading F:/CADENCE V15.2/EX/allegro/pstxnet.dat (00:00:00.00)

------ Oversights/Warnings/Errors ------

------ Library Paths ------MODULEPATH = . C:\Cadence\SPB_15.2\share\local\pcb/modules

PSMPATH = . symbols .. ../symbols C:\Cadence\SPB_15.2\share\local\pcb/symbols C:\Cadence\SPB_15.2\share\pcb/pcb_lib/symbols C:\Cadence\SPB_15.2\share\pcb/allegrolib/symbols

PADPATH = . symbols .. ../symbols C:\Cadence\SPB_15.2\share\local\pcb/padstacks C:\Cadence\SPB_15.2\share\pcb/pcb_lib/symbols C:\Cadence\SPB_15.2\share\pcb/allegrolib/symbols

------ Summary Statistics ------

netrev run on Feb 5 12:01:46 2005 DESIGN NAME : 'BILL' PACKAGING ON Apr 6 2004 19:58:38

COMPILE 'logic' CHECK_PIN_NAMES OFF CROSS_REFERENCE OFF FEEDBACK OFF INCREMENTAL OFF INTERFACE_TYPE PHYSICAL MAX_ERRORS 500 MERGE_MINIMUM 5 NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|' NET_NAME_LENGTH 24 OVERSIGHTS ON REPLACE_CHECK OFF SINGLE_NODE_NETS ON SPLIT_MINIMUM 0 SUPPRESS 20 WARNINGS ON

No error detected No oversight detected No warning detected

cpu time 0:04:10elapsed time 0:00:01

hehe............

以下是引用hqgboy在2005-2-5 14:16:51的发言：hehe............

有哪位大虾帮帮我，谢谢！

我决定在此等-----全天在线-------直到----------------

你有没有按着教程的步骤?

国内国外的教程一大堆，硬盘快爆了。

天天照着练，我的心快碎了。

上面的文件我也看不懂啊。我按着教程做，没有出现这个问题。只出现过封装不对或者找不到。

谢谢帮我！对了。你用的是Cadence 15.2中的Allegro PCB Design 610吗?

netlists要找哪些文件才能导库?只有symbols行吗?

你的网表和symbols的文件要放在一起吧！

谁用过这个新生版本，大家多多指教。

不甚感激！

给大家拜个早年！

大家春节快乐，第一天上班，打搅了，能帮帮我吗?

这是我的提示信息：

Opening existing drawing...Grids are drawn 400.0, 400.0 apart for enhanced viewability.netrev completed successfully - use Viewlog to review the log file.Command >

但是什么也看不见！

我也刚刚装上15.2 开始学这个冬冬 只看教程真的痛苦啊
你这么试试看能不能找到问题：
打开你的3个netlist文件看看信息齐全不
封装是否正确
库里面是否存在你的器件封装
焊盘的.pad文件是否存在
实在不行的话可以换个原理图试试看 说不定有其他情况发生 不必吊死一颗树啊
我现在从protel里面把封装导入allegro就出现看不见器件的情况 好像是.pad的问题 还没有确定呢

不知道你说的是什么问题，如果网表导入没有文本框弹出，就应该没有问题了。 你选择手动摆放元件，里面没有吗?

以下是引用ice4521在2005-2-16 14:06:06的发言：

这是我的提示信息：

Opening existing drawing...Grids are drawn 400.0, 400.0 apart for enhanced viewability.netrev completed successfully - use Viewlog to review the log file.Command >

但是什么也看不见！

有三种可能，一个是你没有库

二是你的库文件路径设置对了吗?setup->user preferences->design paths->psmpath\padpath

三是安装的有问题，昨天我就碰到，在别人机器上不好使，在自己的机器上就可以了。

已经有了，非常谢谢！

再次感谢！

一语值千金呀！

我的MSN：blkc@mailsrv.shfoci.com.cn

有空加我。我亲自打电话感谢！

以下是引用jingjisong在2005-2-17 8:36:23的发言：

不知道你说的是什么问题，如果网表导入没有文本框弹出，就应该没有问题了。 你选择手动摆放元件，里面没有吗?谢谢所有帮助我的老师，再次谢谢jingjisongr 。

呵呵！你犯了开始和我一样的问题，以为导了网表零件就会自己全部跑进去，却不知还要自己去Place出来！

15.2的教程哪里有啊?

以下是引用phoenix_ct在2005-2-17 8:31:13的发言：我也刚刚装上15.2 开始学这个冬冬 只看教程真的痛苦啊你这么试试看能不能找到问题：打开你的3个netlist文件看看信息齐全不 封装是否正确 库里面是否存在你的器件封装 焊盘的.pad文件是否存在实在不行的话可以换个原理图试试看 说不定有其他情况发生 不必吊死一颗树啊我现在从protel里面把封装导入allegro就出现看不见器件的情况 好像是.pad的问题 还没有确定呢

不错,顶一下！感谢小编！