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请教为什么使用CIS的export fpga引脚工程问题？
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为什么使用CIS的export fpga引脚有些工程可以导出TCL文本，但是有些却导不出来呢?选择项是空的，而导出的工程就是工程中所有的器件都有。这两个工程不同之处一个是工程只有一张原理图，而另一个工程由好几张原理图组成的。
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