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ALLEGRO 模块问题
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在一块PCB 中完成布线, 没有什么DRC 错误, 然后创建一个模块, 在另外的一个PCB 中放置模块后, 为什么原来没有DRC 的PCB 会出现错误呢? 比如原来的线间距是8mil, 但放入模块后,怎么有的地方变成了7.5MIL 之类的错误呢, 是什么地方设置不当还是ALLEGRO 的BUG 呢?
我没遇到过，期待有人回答！
模块中的器件REUSED ID 能不能锁定, 这样在更新PCB 的时候就不会把原来的电路冲突掉? 希望高手指点！
模块吊到主从板上，就会使用主从板的规则，如果模块设的的大，就会有drc
谢谢！但是为什么原来间距是8mil, 放入模块后有的地方变成7.5MIL 的间距呢,
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