AD7.1原理图更改后再同步到PCB大量报错

用AD7.1规划好PCB后，将原理图同步到PCB，后发现原理图有误，更改后，重新编译，message提示为空白，表明原理图符合设计规范，于是重新同步到PCB（在99SE下面这样做没有问题），在ECO对话框中点击validate changes后，在状态栏提示改变中发现Add pins to nets和add component class members两栏中的信息全部错误（以前也遇到这个问题，被迫重新建立一个新的PCB文件，重新规划尺寸后方解决），敢问坛中各位达人，是什么原因导致了这个错误，又应该怎么才能解决这个问题，谢谢！

怎么都没人理，难道坛子里真的无人了?

有没有高人指点一下迷津啊，小弟跪谢了！

是不是封装有问题啊?

楼上兄弟你好，封装是没有任何问题的，第一次同步完全正确，错误出在所有的封装都已经调入（同步）到PCB，这时发现原理图有误，所有回头更改原理图，然后再编译，再同步，接着就出现了上面的错误，自从第一次使用ALTIUM DESIGNER以来，一直都出现这个问题，不像在99se下面，更改原理图后，点“更新”被修改过的部分立刻在PCB上体现，不知道是不是软件自身有问题，还是我确实太菜了，还望各位高手不吝赐教！感激不尽！

还有高手活着的吗?

就是封装的问题,你的封装里边的管脚的编号与原理图中pin的编号不一致如原理图里边是 1,2 ,否则里边的pin对应也要是1,2 ,否则,可以读入器件封装,但是网络是不对的,

这个是版本的问题，用ALTIUM DESIGNER编辑了原理图保存为ALTIUM DESIGNER的格式后，再导入到Protel 99格式转过来ALTIUM DESIGNER的PCB图后就是这样，所有无件都是正确的，但就是总是提示出错，如你所说重新建立新PCB文档就好了。没有其它的办法。

小编你好，确实不存在封装的问题，管脚序号对应是常识，我一向都很注意这个问题。

需要指出的是，“封装”在第一次同步的时候，完全载入，不存在问题；问题出来，这

个时候再同步（比如对原理图作了修改，哪怕只是修改了一个序号），问题就出现了。

排下。