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採用边界扫描法测试系统级晶片互连的讯号完整性

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互连中的讯号完整性损耗对于数GHz高度复杂的SoC来说是非常关键的问题，因此经常在设计和测试中採用一些特殊的方法来解决这样的问题。我们认为，完整性损耗(本文有时也称为完整性故障)是在电压失真(噪音)和时延破坏(偏移)超过能接受的闸限时发生的。这样的闸限取决于製造所採用的製程技术。这种故障情况的发生有着许多不可预料的塬因，包括：1. 产生寄生值，例如电晶体尺寸、跨导、闸限电压、寄生电阻/电感/电容器值等製程变化，以及传输线效应，例如串扰、过衝、反射，电磁干扰等，这些问题都很难分析而且製造过程中会有变化的互连间耦合效应(如耦合电容器和互感)。2. SoC中开关同时切换引起的地线反弹，通常会造成噪音余量的变化。

完整性故障模型

最被广泛使用的模型是最大入侵方(MA)故障模型，这是许多研究人员用来对长距离互连进行串扰分析和测试的一个简化模型。如图1所示，该模型假设在V(受害方)线上传输的讯号会受到在另外一条相邻的A(入侵方)线上的讯号/变化的影响。这种耦合影响可以用一般的耦合元件Z来概括。一般来说这种影响的后果是噪音(引起振铃和功能错误)和时延(引起性能降级)。

本文使用了相同的模型。然而我们需要强调的是，对何种模式会造成最大的完整性损耗仍有争论。显然传统的MA模型只考虑了电容器耦合(couplingC)，所有的入侵方方同时作相同的跳变，而受害方或保持不变(针对最大的振铃)，或作出相反的跳变(针对最大的时延)。当互感起作用时，一些研究人员利用其它方式(伪随机或琠w)产生测试模式来形成最大的完整性损耗。虽然我们仍使用MA模型，但测试方法并不取决于测试模式。在本文中假设测试模式已被确定，读者可以看到它们是如何透过增强的JTAG架构高效地馈入互连的。

完整性损耗感应器(ILS)单元

由于GHz晶片中的完整性损耗已受到越来越多人的重视，一些研究人员开发出了系列晶片上感应器。许多这样的完整性损耗感应器(ILS)的基础都是放大器电路，它能够检查出电压破坏和时延闸限。採用D触发器的BIST(内建自检)结构被推荐用于运放传播时延偏差的检测。在测试模式期间，待测试的运放或被放置于电压跟随器配置中以检测斜率偏差，或被置于比较器配置中以检测讯号传播时延偏差。

採用IDDT和边界扫描方法是解决匯流排互连缺陷的一种测试技术示。在本例中一个内建感应器被整合进了系统中。该感应器是一个晶片上电流镜像，可以将散乱的电荷转换成相关的测试时间。噪音检测器(ND)和偏移检测器(SD)单元都是基于改进的串耦PMOS差分感应放大器，因此价格十分便宜。这些单元紧邻互连的端末，对实际讯号和噪音进行取样。每当噪音或偏移高于可接受的限值时，这些单元就产生1到0的跳变，并储存于触发器中，以便于进一步分析。

有人提供了一个价格较高但更精确的电路，可以皮秒级测试抖动和偏移，这种被称为EDTC的电路以免打扰方式取样讯号，并透过低速串列资讯发出测试资讯。当成本不成问题时，精确讯号监视概念就能被研究人员所接受，甚至会产生片上示波器的想法。

ILS单元

虽然任何ILS感应器都能用于完整性损耗检测，但为了简单、经济和实验的目的，我们还开发了自己的ILS单元。下面将简要介绍这种单元的电路和功能，但这种单元的详细功能不在本文讨论範围。

本例所用的ILS是如图2所示的时延破坏感应器。可接受的时延範围(ADR)被定义为触发时脉沿开始的一段时间，所有输出跳变必须在这段时间内发生。测试时脉用于製作窗口，以确定可接受的偏移範围。如果输入讯号a的跳变发生在b为逻辑’0’的时间内，那么讯号a就在可接受的时延範围内。任何在b为逻辑’1’的时间内发生的跳变均经过传输闸传递给XNOR闸，这是利用动态预充电逻辑实现的。根据合理的时延範围调整反向器1。在b为1的时间内有讯号跳变时输出c就为1，直到b变为0，开始下一个预充电循环周期。输出用来触发一个触发器。图3所示为输入讯号a有2个讯号跳变的单元SPICE模拟，採用0.18μm技术实现。第1个讯号跳变发生在0.2ns处，当时b为0，输出保持为0。第2个讯号跳变发生在3.5ns处，此时b为1，由于超出了可接受的时延周期，输出c保持为1直到b变为0。时延感应器还能检测到由串话引起的跳变错误。脉衝可以被反馈到触发器以储存时延发生事件，供以后进一步阅读/分析。

增强的边界扫描单元

边界扫描是一种被广泛使用的测试技术，它要求在输入或输出接脚和内部核心逻辑之间配置边界扫描单元。边界扫描测试技术能够高效地测试核心逻辑和互连。图4给出了传统带移位和更新节点的标準边界扫描单元(BSC)。Mode_1使单元处于测试模式。在扫描作业中数据透过移位暂存器(Shift-DR状态)进行移位。透过扫描输入埠(TDI)被扫描进边界扫描单元的测试模式在Update-DR状态(UpdateDR讯号)下得到平行使用。连接于内部逻辑和输出接脚之间的边界扫描单元可以平行撷取电路响应，并透过扫描输出埠(TDO)扫描输出。利用JTAG标準(IEEE 1149.1)可以测试互连的黏连、开路和短路等故障情况，这是透过‘EXTEST’指令实现的，在该指令作业下TAP控制器利用BSC从互连中分离出核心逻辑。但这种测试的目的并不是测试互连的讯号完整性。为了测试互连的讯号完整性，需要对标準架构作少许的改进。

监视BSC(OBSC)

建议在互连的接收侧放置一个新的使用ILS单元的BSC，如图5所示，这种新的BSC被称为监视BSC(OBSC)。ILS被加在接收侧单元，它们能够撷取互连末端上带噪音和时延的讯号。如果它接收到具有完整性问题(如时延破坏)的讯号，它会在输出端输出一个脉衝，并将触发器置为‘1’。OBSC有2种工作模式：

1) 完整性模式(SI=1)：选择讯号F。在每个Shift-DR状态透过扫描链输出被撷取的完整性数据，并用于最终的评估。

2) 正常模式(SI=0)：在这种模式中ILS被隔离，每个OBSC被当作标準BSC使用。

在扫描输出过程中，我们需要撷取输出F讯号并送至FF1。在本例中sel应置为0，因此SI和ShiftDR应分别为1和0。当扫描输出过程开始后，D1被传送到Q1，并作为下一个单元的TDI。讯号完整性资讯被撷取进FF1后ILS触发器復位。在将F值送至Q1后，必须格式化扫描链。在本例的Shift-DR状态期间，TDI输入必须连接至FF1。因此必须将sel置为1(SI=’1’,ShiftDR=’1’)因而隔离出ILS路径。如图5所示，SI和ShiftDR需要进行或作业，以选择和发送讯号F到D1，并生成扫描输出用的扫描链。

图6显示了sel与SI和ShiftDR间的从属关係。如图所示，在Capture-DR状态，讯号F被选中，扫描链在Shift-DR状态得到格式化，并根据被测试的线数扫描输出数据。表1给出了讯号sel的真值表。只有一个控制讯号(即SI)是由新指令生成的。执行讯号完整性资讯的监视有叁种方法：1)应用每个测试模式后读出;2)应用测试模式子集后读出;3)应用整个测试模式后一次性读出。具体选择哪种方法取决于可接受的时间开销。第1种方法非常耗时，但它可以尽可能详细地显示每个互连的完整性资讯。第3种方法速度非常快，但完整性资讯比较少，因为只能得到哪个模式或哪个模式子集引起完整性故障的资讯，无法获知故障类型。方法2可以帮助用户在测试时间和準确性之间取得平衡。