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powerlogic中如何做DRC,象Protel中一样

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从Protel转用PowerLogic一个星期,结果一头雾水。(1)不知PowerLogic中如何绘制层次电路图?(2)不知PowerLogic中在连线完毕后,如何做DRC校验,以防漏脚或其它错误?请各路闪客帮一下忙啊!

第1个问题已经解决,方法可以用层级符号元件(在Part Editor中有相应的向导)。但对于第二个问题依然困惑中

第二个问题也解决了,还是自己用的不精

版主能帖个帖来解说其中的奥妙吗 再顶你一个

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