面试官提的问题，进来看看

上个星期去面试，那个面试官给我提了好多好多问题，那些问题都回答得很好，什么参考层呀，什么阻抗匹配呀，什么层的设计之类的，到最后他问我DDR3的线分几种，我说分数据，地址，时钟，和控制线，他然后又问，这些线是怎么分布的，真把我给问倒了，我是真不太清楚，现在回过头来想想，虽然DDR那部分的线确也走过三四块，但是怎么分布确实没怎么注意过，而且以前走的也不正当。请问下高手们知道不，知道的分享下，不盛感激。

不明真相，强力围观。

就是几根数据线一起走，中间有控制线和时钟线，还有地址线是多少根线走一组，

数据线走一层, 地址线和控制线走另一层,这样不会打架. 如果板子有很大的空间,数据线走第3层 很理想了,如果第3层空间不多,走表面层,就要注意同组 不能乱穿层,:地址线和控制线还有其他的线,走第4层 可能空间不够, 走表层也行,但要走在一起,不能串数据线

时钟 走在中间, 地址线 没有多大的要求 ,统一走在一起就好了

就拿八层板来说了，四颗DDR数据线有44根线，包括控制线和数据时钟线

但是我们公司有一块板是过了ISO9000验证的，我看了一下，那44根线他们是走了第三和第六层。

ISO9000验证的???

楼上的都是高手啊……

楼上的多是高手，画了一世PCB，就做过二块双面的PCB，另的全是单面的。

1，参考层：传输线是由信号及返回路径构成的，参考层就是为信号提供一个最短的回流路径
2，阻抗匹配：即让传输的信号从发送端完整的传送到接收端，当阻抗不匹配时，信号会发生反射，即信号没有全部传输到接收到，有一部分反射回来了，当阻抗匹配时，功率达到了最大
3，层的设置：即对于多层板层的分布方式，哪层设置为信号，哪层设置为平面(电源或者地)，当层的排列方式确定后，针对需要的线的阻抗，即可确定信号层的线宽线距，这块主要考虑两个方面:i,信号质量尽量比较优,ii,成本，这个就需要折中考虑。

DDR2数据线分四组:
1组0D7,DQM0,DQS0_N,DQS0_P
2组8D15,DQM1,DQS1_N,DQS1_P
3组16D23,DQM2,DQS2_N,DQS2_P
4组:D24D31,DQM3,DQS3_N,DQS3_P
每一组同层同组走线,过孔数量应一致.误差不超过25mil
地址线:A0A11
控制线:WE,CAS,RAS,BA0,BA1,CS,CKE
差分时钟:CLK,CLK#
地址,控制,差分时钟可设置为同一个CLASS,布线拓扑结构优先采用远端分支(T形)
误差可用100mil

我以前的做法跟Jimmy说的差不多，只是出BGA到第一个过孔的长度、DIMM到第一个过孔的的长度有要求，前者好像是50mil，后者是200或者300mil
DQM0要紧靠DQS0_N,DQS0_P走线
以时钟信号长度为基准，其他信号线的长度误差有一定范围，同种信号线长度跨度也有要求，如地址线（max-min)是1000mil等。
以前画的DDR3，分两个通道，信号线分8组

DQM0要紧靠DQS0_N,DQS0_P走线 还有这事吗,我只知道同组要走在一起.