使用Virtex-5 FPGA实现LTE仿真器

LTE加工数据通路

Prisma把LTE加工数据通路分为两大部分，一是在FPGA内实现的射频前端。二是在DSP内实现的物理资源分配以及数据通道与控制通道端接。

在上行链路方向，由一个DSP负责处理MAC层到物理层的交换以及物理层某些功能的操作。它负责为编码、交织、加扰、符号映射和子载波分配提供参考信号（导频）、源数据和控制通道。离散傅立叶转换(DFT)函数负责根据SC-FDMA标准完成来自不同终端的数据转换。该系统通过EMIF接口把每个OFDM符号都发送到上行链路FPGA。图2为LSU软件无线电卡上的赛灵思Virtex-5 FPGA和TI DSP。

图2 LSU软件无线电卡

该FPGA将数据速率从125MHz（DSP EMIF接口时钟）提升到245.76MHz（FPGA加工速率）。然后FPGA将执行一系列其他操作：2048点反向快速傅立叶转换、循环前缀插入、PRACH数据通道插入、7.5kHz频率下转换OFDM符号频谱的半移位函数、信道整形与内插滤波以及24MHz频率下的中频(IF)转换。随后该器件以122.88MHz的时钟频率把中频数据发送到DAC。同时射频卡将模拟信号转换为射频信号，发送至发射器放大器。下行链路方向上，在LNA放大、可编程增益和转换阶段完成后，射频卡将把接收到的中频数据发送到SDR卡(140MHz)。ADC将以122.88MHz的频率对模拟数据进行二次采样，而FPGA则负责处理最终到基带的17.12MHz频率转换。该数据可以与两个单输入、单输出通道关联，也可以与一个MIMO通道关联。

中频数据随后进入下行链路FPGA，由该FPGA将其转换为基带并进行过滤。即便芯片速率保持在245.76MHz，多相抽取滤波器仍能以30.72MHz的符号率进行奈奎斯特FIR滤波、频谱镜像抑制和数据率降低等操作。

FPGA输入数据流看上去像数据流，而非一系列的OFDM符号。同步函数对数据流进行适当的切分，从而描绘出OFDM符号。（要实现这一点，同步线路必须使用多个相关器在深度抽取的输入数据中检测出Zadoff-Chu主同步信号，随即才能获取OFDM符号。）最后，在删除循环前缀后，以FFT转换获得的最终数据则通过EMIF接口传递到另一个DSP。下行链路包含两个以串行RapidIO接口连接在一起的DSP。这两个DSP的作用是进行频率校正、信道估计、均衡和MIMO解码。然后由这两个DSP在MAC层互连之前，进行数据通道和控制通道抽取、Viterbi和Turbo解码、去交织和解扰。

在上行链路侧，由第三个FPGA负责上行链路和下行链路FPGA之间的回送测试，确保SDR模板符合CPRI/OBSAI标准。

我们的设计小组广泛使用赛灵思Core GeneratorTM IP核来生成滤波器、DDS、FFT、Block RMA、FIFO 和MACC功能，把DSP48E和DCM用于设计中的时钟去歪斜部分。这种大规模例化方法在缩短开发时间的同时，还能够提供紧凑设计方案。图3为"上行链路FPGA"实现反向FFT、循环前缀插入、滤波、IF上变频转换以及其他时分双工和PRACH处理所需的操作。该系统将同一信号发送至两个DAC以备冗余。

因为这个项目的市场投放时间要求非常紧迫，我们对其功能划分进行了精心分析。FPGA应该容纳甚至更多的LTE功能，不过我们的设计目标在于寻求系统中FPGA与DSP部分间的平衡。

来源：电子工程世界