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logic问题
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之前有份电路图是从capture中导如logic的，显示有点不习惯。但是因为在一根信号中添加了一个电阻，后端net名称没有变化，但是和芯片连接部分的前端net名称就改变了，硬件工程师没有检查出来，在layout的时候因为没有singel pin存在也没有连接性错误，结果导致断路了。请教各位大侠，如何避免在电路图中出现这种问题啊。
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