在ZVS拓扑中选择最优的死区时间

摘要：通过本文的分析来优化中压和高压功率MOSFET在各种隔离式转换器拓扑使用时的死区时间，能够帮助工程师发现各种器件技术的优点，甚至使那些过时的设计方案也能达到更好的性能。

中压和高压功率MOSFET在各种隔离式转换器拓扑中被广泛使用，例如半砖或全桥整流，以及单端升压或同步降压稳压器。桥式整流可以是硬开关或软开关，但目前的大多数转换器使用零电压开关(ZVS)，避免导通时的开关损耗。功率部分是一样的，只是需要对器件开启和关闭的次序进行调整。在宽输入电压DC-DC砖式转换器里，同步降压转换器一般用于前端预稳压，在ZVS模式中还用来开关低边MOSFET。硬开关的桥式整流和升压转换器对死区时间没有严格的要求，所有的软开关ZVS桥式和同步降压转换器都必须在类似的限制条件下工作。在低压同步降压转换器中，在低边和高边MOSFET之间转换的死区时间由控制器或驱动器进行优化。还需要通过检测栅极驱动的下降沿或开关节点的电压，对器件采取防止共通的措施。此外，还有一些更加复杂的技术，设法能够连续地对延迟进行最优的调整。

然而，像这样的精细调节对较高电压的驱动器并不实用，设计者必须回过头来在转换过程中采用固定的死区时间。由于长死区时间会导致体二极管的导通时间更长，进而损失效率，人们总是期望有一种办法，在不进入共通保护的条件下，能够提供优化的最小死区时间。这要求对整个转换过程有深入细致的了解，根据MOSFET和电路的参数，计算不同的时间间隔。当可以实现最优延迟，而且根据以往经验，这个条件是常常能够达到的，这时有必要对变化过程进行分析，选择能实现最高效率的合适器件。为说明这个分析过程，在本文中我们将使用一个软开关全桥整流，每个桥臂的满占空比为50%。这个拓扑也被称为直流变压器，在48V直流输入、非稳压中间总线转换器(IBC)输出的产品中用得比较普遍。在这里讨论的概念和参数折中也可以扩展到很多其他ZVS拓扑。

　　转换过程

首先，软开关全桥整流的开关顺序有几种不同方式，每种都有其优点和缺陷。一个特别的顺序是，每个转换过程都是从关闭高边MOSFET开始，如图1所示。在转换过程中，流经不同器件的电流流向如图2a到图2e所示。开始阶段，Q1和Q4导通，能量输送到负载(图2a)。关闭Q1，开始转换，Q1的电流流向体二极管Q2(图2b)。间隔的持续时间是Tdt。

当Q完全关闭，Q2以零过流的方式导通。然后是很短的一段时间(TXSR)，在这段时间里，变压器的初级侧对外短路，生磁电流在低边MOSFET(图2c)之间形成回路。在移相桥式转换器里，通过改变TXSR来实现输出稳压，但在直流变压器，要把TXSR保持在最小值。经过TXSR延迟后，Q4关闭，生磁电流流向Q3(图2d)。经过另一段时间间隔Tdt(图2e)后，Q3以ZVS方式导通，转换过程结束。

总转换时间的计算公式T_trans = 2×T_dt + T_XSR

间隔时间T_XSR对初级转换并不重要，理论上这个时间可以为零。然而，次级同步整流器要求有一个最小的间隔时间。如果输出整流器被替换成同步MOSFET，其驱动信号在T_XSR死区段内必须进行切换。不管是自驱动还是控制驱动的SSR，次级驱动脉冲在这两种情况下都要与初级侧相匹配。唯一的区别是，在自驱动方案中，T_XSR要更高一些，因为变压器次级的上升和下降时间要长得多。要考虑的另一个因素是，从高边→低边和从低边→高边，转换过程是不对称的，因为由集成电路构成的栅极驱动在输入信号的电平转换过程中会增加延迟。这与正常的通过驱动级的传播延迟不同，是另外加上去的。从高边向低边转换过程中，电平转换延迟减少的可用死区时间甚至更多，但实际上对低边向高边转换有利，增加了可用的死区时间。大多数驱动会想办法把匹配的总延迟限制在几纳秒内，但是要把用T_LSH表示的差值考虑进去。

很显然，ZVS导通只有在可用的死区时间T_dt内才可能实现。

输出MOSFET的栅极电容放电，电压降到Vth以下，

输入MOSFET的输出电容器完全放电，电压接近零伏。

图3显示的是在分析过程中使用的简化的栅极关断电路。由于所有电容都是V_ds的函数，可以在计算过程中使用等效的充电标准。栅极电荷放电分为3个明显的阶段，如图4所示。

T0-T1：栅极电源电压从V_gss到平坦的V_gp阶段，C_iss放电，假设关断电流是恒定的。在这段间隔时间里，I_goff电流受到驱动能力的限制，而不是栅极电阻的限制。

T1-T2：常规的平台时间是从V_ds上升到V_in的这段时间，由于振铃效应，V_ds会超过V_in。栅极电流受到栅极环路总电阻的限制。

T2 – T3：在输出MOSFET里的电流下降时间。

可以用这些公式计算三个时间间隔：

用来计算T_GSP的C_iss0不是从数据表里找来的，只是当MOSFET完全导通，V_ds = 0V情况下的数值。对于具有极高元胞密度、沟槽式栅极和电荷均衡结构的超低R_DS(ON) MOSFET，C_iss0可能比在中压条件下的C_iss高4到5倍。这里没有功率损耗，但这段间隔时间会占到可用死区时间的主要部分。T_GPT的计算公式定义了根据驱动状况实现关断过程中的总电压上升时间和电流下降时间。这是不充分的粗略估算，因为电流下降时间取决于很多外部参数，例如PCB印制线的电感、封装的源电感及输出电压。这些因素决定了在栅极驱动上的初级环路电流的di/dt。然而，这里要关注的焦点问题是输入MOSFET在达到零电压状态，可以用过另一种方式来确定这种状态。既然高边MOSFET里的电降到零，流在低边MOSFET里的电流分量也为零。这样就可以简单地估算输出电容放电所需的时间，大约是L_pcb 和 C_oss的一个谐振周期的四分之一。

假设PCB印制线的电感远小于泄漏电感Llk，在TDSD时间内，变压器的回路电流不变。有了这个假设后，我们就可以描述死区时间T_dt的完整时序要求。

对于具有高V_th的器件来说，最终的计算结果有点保守。在栅极电压达到V_th前的上升时间要更长一些，这段时间会加到死区时间里。

在IBC转换器上的测试结果

上面的分析已经在SiR882ADP得到验证，这款高性能MOSFET定位在高频DC-DC转换器。器件的相关规格见表1。测试平台是在200kHz下工作的48V~9.6V IBC转换器。最初的设计把死区时间设定为20ns。根据表1的数值，显然这个死区时间是足够的。

图5a至图5c显示的是50ns、75ns和20ns这三个不同死区时间的开关节点的波形。图6显示的是整个转换器的功率损耗，功率损耗是不同死区时间的函数。最小损耗的最优开关发生在死区时间为50ns的情况下，跟计算结果一样。在20ns死区时间时，低边MOSFET导通，开关节点电压为Vin，会产生共通损耗。75ns情况下的波形看起来很清楚，具有额外的安全裕量，二极管导通的时间也增加了。图6显示了这个影响：随着电流加大，二极管损耗逐步增加。

直接使用新部件前要谨慎对待

常见的情况是，设计者在现有的设计方案里尝试使用很好的新部件。同样常见的是，设计者仅仅是把新部件放到现有部件的位置上，然后跑一个自动效率测试程序。不幸的是，测试结果几乎是根本靠不住的。如上面看到的，功率损耗在很大程度上取决于死区时间与器件参数匹配得如何。采用高密度沟槽工艺MOSFET具有非常低的R_dson，但是C_issO、Q_gd和Q_oss较大。这些器件具有更好的优值系数(FOM)和更高的效率，设计者需要对电路进行细致的调整，才能实现这些器件的全部潜在性能。把这些器件直接放到现有的电路里进行评估，而不考虑各自的开关参数，将导致错误的结果，设计者也找不到更好的方案来提高整体性能。

在同样的电路里，可以比较三个不同的器件，对此进行进一步的说明。表2是计算出的SiR882ADP的最佳死区时间，及其他两个样品的死区时间。图7显示的是所有器件在不同死区时间下测得的效率。样品H是用在IBC转换器的原装器件，死区时间为20ns。这个器件的栅极阈值电压V_th最高，能更好地抵御击穿，甚至是在缩短死区时间的情况下。更低Rd_son的器件的效率更差，仅仅是因为这些器件被用在并不是为它们设计的电路里。样品F的Rdson几乎只有一半，但效率只是略微高一点。在加到50%左右负载时，实际的效率比R_dson最高的器件还要差。SiR882ADP在20ns死区时间下的效率也很差，但是在最优的50ns时间时，充分显示出其优点。

结论

不同于硬开关转换器，像IBC或移相桥式整流这样的ZVS设计方案必须在开关转换周期内严格的死区时间限制条件下工作。在器件关断的时候，如果死区时间不够长，会导致失去ZVS状态，降低效率，在最坏的情况，器件会由于击穿而失效。即便是同一家制造商的产品，一种器件技术和另一种器件技术所要求的最短死区时间都是不一样的，但很容易使用公开发布的器件参数来计算出最短的死区时间。通过本文的分析来优化死区时间，能够帮助工程师发现各种器件技术的优点，甚至使那些过时的设计方案也能达到更好的性能。