请问如何将综合后的电路图转换为HSPICE能识别的网表
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我用VERILOG写了一个控制逻辑 综合和仿真都过了 现在想用把它最后综合出来的RTL 转换为HSPICE能识别的网表 就是晶体管级电路 请问用什么软件了? 是不是还需要对用的工艺库来进行转换?
在你的ASIC库里，应该有一个.cdl后缀的文件，它是每个ASIC cell的电路级网表，在RTL综合得到的门级网表里include这个.cdl文件后就行了
如果没有.cdl文件，我也不知道怎么办。
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