请教PLL高手，目前国内PLL的设计水平

一个人捣鼓PLL有几年了，感觉收获不大。
请教论坛高手，目前国内PLL设计大概是什么水平?
特别是ring oscillator的PLL在频率综合应用环境，period jitter P-P值和long term jitter在BER为10^-12时的RMS值大概是什么水平?

这么好的帖子，不能沉了

顶一个  高手相助呀！

long term jitter RMS 我见过最好的，几百个fs不是国内的，1个ps左右的应该可以本土化。
这个值怎么说呢，跟85分到99分的区别一样，看似不大，其实中间弄死几代人。

long term jitter RMS 我见过最好的，几百个fs不是国内的，1个ps左右的应该可以本土化。
这个值怎么说呢，跟85分到99分的区别一样，看似不大，其实中间弄死几代人。

顶楼上的！楼上的说的是LC结构的PLL吧?
PLL 的性能评估确实有很多trade-off.
但是一般用在SOC里的，基于CMOS工艺（<130nm 工艺），频率在1GHz以上，用于频率综合的PLL性能国内能够做到多少了?还希望高手继续补充。

0。2到0。5度

   什么情况?

打酱油的很多，讨论点严肃问题的人太少了！

惭愧  做了几个PLL,连频谱仪都找不到，做出PLL也测不出来性能好坏呀

我也感觉好像做PLL的人很多，说起理论来也是一套一套的，但是实际认真测试过的，和理论严格互相印证过的却是很少

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