首页 > 微波/射频 > RFIC设计学习交流 > 流水线AD中全差分动态比较器锁存时钟?

流水线AD中全差分动态比较器锁存时钟?

录入:edatop.com    阅读:
如题,困惑中...
流水线AD中全差分动态比较器锁存时钟?是在采样相还是保持相?在哪个时钟沿使得比较器Latch有效?
谢谢!

1# malesky
前级的hold,本级的sample

2# fuyibin
如果在sample上升沿比较器锁存,应该不对吧。是在sample上升沿还是sample取反后的上升沿呢?请问是否需要延时呢?
多谢!

3# malesky
at the end of sample

学习学习

我也学习下

應先sample 吧

学习学习!

thankssssss

申明:网友回复良莠不齐,仅供参考。如需专业解答,请学习本站推出的微波射频专业培训课程

上一篇:virtuoso schematic
下一篇:锁相环pll中的电荷泵CP问题

射频和天线工程师培训课程详情>>

  网站地图