Veriloga模块的输出可以是变量么
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Veriloga模块的输出可以是变量么，不是电信号。
想用一个Veriloga模块处理输出一个可控的增益。当然这个处理比较复杂。可是这个增益不是电信号，那不知道Veriloga模块可以直接输出它么?
想用一个Veriloga模块处理输出一个可控的增益。当然这个处理比较复杂。可是这个增益不是电信号，那不知道Veriloga模块可以直接输出它么?
难道不能用vcvs来做吗?
VCVS?什么 意思?
voltage control voltage source, vcvs在analogLib中就有。
实际实现电路中，这个输出增益的影响是通过VCVS来做的。现在是增益的产生的问题。这个已经解决了，还是用的电信号。谢谢
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