cadence AMS仿真中的开关管switch问题
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在用cadence 的AMS仿真一个ADC电路，在ADC电路中用到开关管（switch），写了一个开关管的Verilog-A模型文件，编译时都没有报什么问题，可是仿真时候发现开关管好像没有动作，在开关管前端加激励信号，开关管后面的信号用wave看，一直为初始态zero，这是怎么回事?
我写的开关管模型是一个delay电阻，swtich on的时候，为一个小电阻，switch off时为10M的大电阻，可是开关管后面居然没有反应，这是怎么回事?
我写的开关管模型是一个delay电阻，swtich on的时候，为一个小电阻，switch off时为10M的大电阻，可是开关管后面居然没有反应，这是怎么回事?
哈哈，搞定，原来IUS下面有自带的Verilog-AMS库，这个库里面自带的就有一个sw-no模型，用这个就可以仿真了。
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