Calibre LVS的有关问题
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请问大家，我的版图各模块的LVS都没有问题，但是当各个模块拼在一起的时候进行LVS时，在选择Hierarchies时出现有个模块的有几个MOS管和原理图中就对不上了。但是在选择Flat时，LVS就能通过。这是什么原因，应该如何修改?谢谢！
我觉得只要有一个过了，就可以了。你在混合模式下无法通过，估计是有部分lable在下一层吧，建议你查看下。这种情况我没碰到过。希望有用。
底层的连接关系是由上层传递下来的,这说明你的顶层连接有问题,不是网表的问题就是真的连接问题.
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