current mirror 可以做到多大比 ？

1.  如果 current 須要 1:100
大家會做 10: 1  在  10:1  分 2段
或是  20:1   *  5:1
還是一次 100:1 ?   如果 100:1   M=100 會很大阿
應該沒人用
2.   還有可 mirror 到多小 電流 , 如電流要  小到 0.1uA  下
用 mos  current mirror   或是 cmos 中的 bipolar current mirror
有差嗎 ?
3. current mirror 大家會在 mirror mos旁併上  mos cap  做 current return path 除去
         noise 嗎?
4. 一般 bandgap 都只提供好 電壓
但電流 ?  還是大家都用 RHP ( hi resistance Poly2 )  +  poly_res 去抵消溫度
得到 5~40v
  -40 ~ 150 度 都在 2% 內的 bandgap
5. bandgap 要如何可不須要 trim cell  雖用 laser fuse 但
  如果 只 5% 是否可 不 trim ?
6. 一般 讓 mirror PSRR 好我是拉長ＭＯＳ　　 Length 或是改多 cascode
  還也其他 省 area ?

会有失调，不要太大。也没有具体数据，一般10-20倍差不多了，再大的话会积累误差的

不論那個方式都不好
1: 100 那會不會 offset ?
2. 分多級
那誤差會累加起來

50n的电流，前仿，corner后仿真都没问题（铁定亚阈值）

1:100的散度感覺有點大, 大概1:8之類的慢慢增加應該對offset比較好.

    50na ?
simulation 就算都ok , 但 real chip?  光一些 noise 會不會比 50na 大 ?
有人做過 50na 的 current mirror 或是 50na 下的 operation amp 嗎 ?
且 chip 有量產過 , paper 那些 test key 都不能算 .
如果目前 ic 可以 ,   那可以做到 10na 下嗎 ? ultra low current OP AMP 或是 ldo
這和 process 有關嗎 ?

   研究室为了论文做的设计不要怪我了，人家业界的IP的话，我感觉 100n的 保险点 。

恩 總而言之其實就是誤差以及noise immunity之間的考量權衡罷了~

有人量產測過  < 100na 50na 都還WORK 且 yield ok ?
以前聽朋友說過小電流normal OK ,
but 會高 OR 低溫..就 fail ..

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