PipelineADC中的采保时序
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PipelineADC的时序是后一级的采样时钟和前一级的保持时钟基本一致，只是后一级采样时钟下降沿（也就是完成采样)比前一级的保持时钟的下降沿（保持开关关断，准备进入采样）要早一些（下极板采样）。但是我有个疑问，原理图仿真时可以保证这个时序，但是画完版图后，如果后一级的采样时钟比前一级的保持时钟的延迟大一些，那么前一级保持开关先关断后，后一级才完成采样，那么这样时序岂不是乱了，后一级的采样结果岂不是错了。请教大家，这个问题该怎样解决，画版图的时候该注意些什么，是不是要有意地增大前一级保持时钟的延迟?不胜感激！
这个要看你的时序是分布式的还是在一个模块产生以后引到每一级的开关上，其实无论你用的什么方式最后在版图画完以后都是要仔细做好后仿的，工艺角都要过。时钟的走线也有很多的考虑的，比如树状走线，算一下rc寄生的上限。
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