关于采样保持中运放两个输出端共模电平误差的疑问~~~

最近做一个流水线12位A/D转换器的采样保持部分。版图画出来之后，后仿测试发现：当输入只有输入共模电平而没有外加电流小信号的时候，输出的两个共模电平差了18mV。查了一些资料都没有涉及对两个输出共模电平的误差范围。不太明白两个输出端的差要在多少的误差范围内。
修改了版图结果发现差的更大了，纠结。

共模反馈用的是开关电容式的，后仿的时候直接带进去，然后用的仿真方法是trans+ac，然后设置prevoppoint 的时间为一直稳定的值。看到有帖子讨论说用pac+pss的仿真方法，不太会用。请问下这两种方法哪种会合适些?
哪位大大懂的帮忙释疑，谢啦。

"输出的两个共模电平差了18mV",请问是指vop-von相差18mV?
若是的话，则可能是opamp or switched-cap ckt layout正负端不match导致一个等效的systematic voltage offset。

    对于feedback loop，相对于tran+ac, tran+stb的结果感觉会更直观些你可以尝试看看

mismatch完全有可能的吧

    恩，好的。我尝试看看。谢谢。

恩，是的，就是VOP跟VON相差的18mv。有试着改过amp的layout，结果出来不理想，感觉没有什么特别要改的地方。CMFB的layout倒是没有注意到。试看看。    谢谢。

    恩，是呀。但是不知道要在多大的范围内才算正常。

请问是单独opamp是postsim，还是包含了SHA SC 部分呢?若包含SHA，则也有可能是SHA SC电路mismatch导致的.

    是单独运放加上共模反馈电路的。

可能是VOS大了,MISMATCH造成的.

可以先接成缓冲器的形式...测一下输入失调看看是否是由器件不匹配引起还是由共模反馈引起...

    小编，我最近对SHA仿真时发现，在保持相时，虽然输出差分电压基本满足精度要求，但输出的单端电压存在明显的不对称，而且输出的共模电压要比理想值高出100mV。我是在输入端加入一对直流电平进行仿真的，电压差为最大摆幅。
不知道是否碰到过这种问题?

我上次因为后仿DC点不对修改版图花了一天半时间。如果不是仿真软件的原因那就是是版图差分信号线不对称，修改下版图是可以调到1mV以内的。

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