vdd 和 vdd！的区别
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请问大家，画版图时，vdd和vdd！有什么区别?二者在做lvs时好像结果不一样。
单从layout角度来说这两个是完全不同的两个label， 不过电路设计中很多人习惯用vdd表示电源，而有的人习惯用vdd！表示全局电源.
沒有不一樣
vdd是一般電源符號,
vdd！要做lvs用的,cadence轉檔號自行產生"！'
那原理图上是vdd,而layout图上是vdd！,这样LVS会报错吗
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