verilog-a文件保存时报错，请问是什么问题？
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在cadence里面的verilogams中写了一个电阻的程序，但是保存时提示"parsing of verilog-ams file failed",请问是什么问题?谢谢！
仅仅看信息是有错误了, 可能是语法. 提示是编译没通过. 贴出来看看?
你把刚开始建立 verilog-ams 文件改为建立 verilog-A 文件试试，注意ams 与 a 的细微差别（对于你的电阻程序应该很简单很短，没啥差别）
module resistor(p,n);
inout p,n;
electrical p,n;
parameter real r=5.0;
analog begin
i(p,n)<+v(p,n)/r;
end
endmodule
I(p,n)<+V(p,n)/r;
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