已用verilog-a写好了一个程序，请问如何用ADE导入它
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想在cadence中对其进行仿真，是不是得在setup中的model library里面导入它，具体是选什么文件?
对verilogA建symbol，搭建仿真schematic，然后ADE下直接仿即可，不需要在model library中加东西
直接在library manager里面new cell, 然后选择verilogA, 把code copy进去, 存盘退出, 询问需要产生model的时候选择yes, 然后把symbol放到testbench里面跑仿真就好了
学习了。
2-3楼正解。
请问如何将verilog A代码写成的symbol生成schematic，就是晶体管级的电路?或者有什么教程吗?刚开始学着弄，问的比较小白，谢谢了
请问testbench从哪里调出来呢?谢谢！
学习了，新手，谢谢指点！
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