苦恼于DFF的设计。求助
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我用的是65nm，设计 输入数据是40G，时钟是10G的DFF。电源电压是1.2，请问，在前仿真时候，至少要保证DFF多大的-3db带宽。CML buffer要保证多大的带宽?我设置的摆幅是0.4V请问这样是否合理，因为摆幅与带宽成反比，但是大摆幅可以抑制噪声和BER。谢谢啦
希望大牛来回答一下
40G
肿么了
你说呢，当然是肿了呗。这个可以估算出来的。
求指点呢。
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