利用ads仿真PLL的环路带宽的问题
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我做的是结构比较老的模拟鉴相器锁相环 （没有前期的建模 行为级仿真 各个模块是分别做好 然后拼起来的 问题比较多我仿真完后）
开环增益是负的 （取得分贝） 环路带宽趋紧无穷大
想请教该到底是哪里出现问题了
开环增益是负的 （取得分贝） 环路带宽趋紧无穷大
想请教该到底是哪里出现问题了
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