关于“PLL锁定时的相位差”
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PLL在锁定时会在参考信号与反馈信号之间存在一个相位差（Static phase error或Stable-state phase error），我对这个相位差进行了简单的分析，请问其中有不妥的地方吗?
如有请指出，谢谢！
如有请指出，谢谢！
总结的不错啊
之前的一个帖子中有人提到电容的电荷泄漏带来的相位误差问题，并提到温度对电荷泄漏的影响较大，如果是泄露是造成相位误差的主要原因的话，温度对Φse的影响会比较大。
希望各位大牛也把自己的看法贴出来讨论一下。
up 和down不同的delay时间有考虑吗
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