中速sar-adc设计中，使用rail作为参考电压，怎么减弱rail的波动对精度影响
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如题，中速sar-adc设计中，使用rail作为参考电压，怎么减弱rail的波动对精度影响
比如50msps，12bit的adc，带上封装参数的仿真发现由于内部的高速时钟和比较器和数字逻辑，电源上已经很不干净，如果用来做reference会极大影响精度
看到一些最新的论文越来越多的人使用rail做ref,不知各位是如何解决的
比如50msps，12bit的adc，带上封装参数的仿真发现由于内部的高速时钟和比较器和数字逻辑，电源上已经很不干净，如果用来做reference会极大影响精度
看到一些最新的论文越来越多的人使用rail做ref,不知各位是如何解决的
发论文而已，
可以加无数on-chip bypass cap, 和offchip bypass cap
莫非这就是市场上迟迟没有出现12b 50m sar adc ip的原因?请多多探讨
rail 是甚 ?
rail-to-rail diff amp ?
就是电源和地
大家一起讨论啊
电源和地好好隔离一下，加大cap，再看看噪声频率是多少，高频噪声应该可以remove掉吧
50msps? 让pipeline情何以堪啊
高频噪声可以忽略，电源cap加大点，不过50M，12-bit SAR, clock是1/50M/12=1.6ns，这个有点难吧，comp的delay就不止了要是parallel的12-bit有点难
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