3.3V的管子抗5V如何

    IO 可以做5V tolerance，芯片的core就不行

好像是到4.5V开始出现各种漏电什么的

不可以，4.2V以上漏电，在高温高湿环境下尤其严重

可以做，保证电路里所有S/D，G/S, G/D电压不要超过3.6V就行，S/B, D/B可以耐5V以上

    正解。

Output node not attch to 5V, but input gate path could be 5V.

nfet需要借助Dnwll来耐压，stack两个nfet，保证vds和vgs。pfet用nwell就可以了

模拟的还好，可以用中间电压过渡。数字就麻烦了

    数字谁用5V啊?

    可能会有一些flip flop会用到5V power。
    这样就比较难办了～～

量产之前都很难明确问题，工程批或者MPW出来肯定能work，可是良率?谁来保证呢?

两个3.3V nmos stacked, 为何bulk要用Dnwell? 我看那些switched cap DC-DC converter 里的voltage boosting doubler，似乎bulk就都直接接地了。

    那G/B呢?G/B要保证电压不超过3.6V还是不超过5V呢?

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