问个关于网表的问题
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比较小白的问题，但是我不会。是这样子的，我在cadence下搭建一个系统，其中用到了Verilog-A写的模块（比如regulator），但是我想用hspice仿真，导网表时我发现没有导出Verilog-A的那部分，不知道这个怎么解决啊。手动写的话比较麻烦，而且连接很容易出错。求指导。另外cadence中自带的那个analoglib中的东西也生不成能用hspice仿真的网表，导出的东西是空的。求指导
你需要一个专门给hspice仿真器使用的view. 如果你观察系统默认配置的器件的view,你会发现每一个仿真器都需要一个view来产生它所需要的网表。你可以直接把specter view拷贝过来命名为hspice view. 大概就是这样吧。
为何用hspice仿真?是不是因为仿真corner方便?还是其他原因?
公司只有hspice 仿真器。用不习惯啊。
都一年了还不习惯?hspice 挺好用的。你门没放假?
有些方面比较好用，但是处理网表比较不太好，有时太麻烦了。没放假，正常休息，周三在休一天，什么世道啊，
跟我们一样，周末放了，周一周2正常。
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