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疑问—可用于采样保持电路的运放veriloga模型

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最近用cadence自带的全差分运放veriloga模型做采样保持仿真,时钟50M,发现采样信号误差很大,不知是什么原因?
或者,哪位有高性能采样保持电路的运放veriloga模型
谢谢

cadence自带的全差分运放在哪里?
麻烦告知?

2# goodsilicon 可能是在/dfII/sample下,很好找

cadence不提供全差分运放的va模型吧,有吗?

先检查一下全差分运放的各种数是否正确

    这个可以有



    真的吗?请问是哪个cell了?
    之前找过,在analog category里面找过,好像没看到有,自己写个,因为没有参考,总感觉有问题

    在...../tools/dfII/samples/artist/下有一个名叫bmslib的lib,其中有一个DiffOpamp,可以用。
虽说比较简陋,但至少是个例子,基本应用没问题。



    谢谢,两次

为什么我找不到这个...../tools/dfII/samples/artist/下有一个名叫bmslib的lib路径

terminal 下运行 modelwriter  会有惊喜。



    这么简单你都找不到,真笨



    你在ahdlLib中看看是否有一个diffdriver,我的库里貌似是这个

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