cadence底下用veriloga测量PLL输出的时钟抖动
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各位好。之前我们PLL输出的时钟是只采用上升沿工作的，所以抖动只需要测试上升沿之间的抖动，现在我们的上升沿和下降沿都要用到，所以要知道上升沿对下降沿的偏差抖动，这个主要是在cadence底下，在pll输出接一个用verilogA代码写成的模块，现在我的代码是这么写的，但是显示的会出错，求各位大虾指导。（提示的错误是time不是一个关键字或者系统函数，但是我看了variloga的手册里面time是属于关键字的，请问问题出在哪里?谢谢）
module clk(clkin,out);
input clkin;
output out;
time tm_ck_pos;
time ck_half_period;
always@(posedge clkin) begin
tm_ck_pos <= $time;
end
always@(negedge clkin) begin
ck_half_period <= $time - tm_ck_pos;
end
integer out_file;
initial begin
out_file = $fopen( "r.dat" );
end
always@(negedge clkin) begin
$fwrite(out_file,"%d \n",ck_half_period);
end
endmodule
module clk(clkin,out);
input clkin;
output out;
time tm_ck_pos;
time ck_half_period;
always@(posedge clkin) begin
tm_ck_pos <= $time;
end
always@(negedge clkin) begin
ck_half_period <= $time - tm_ck_pos;
end
integer out_file;
initial begin
out_file = $fopen( "r.dat" );
end
always@(negedge clkin) begin
$fwrite(out_file,"%d \n",ck_half_period);
end
endmodule
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