PLL输出的时钟怎么测量上升沿对下降沿的抖动
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各位同仁好。之前我们PLL输出的时钟是只采用上升沿工作的，所以抖动只需要测试上升沿之间的抖动，现在我们的上升沿和下降沿都要用到，所以要知道上升沿对下降沿的偏差抖动，请问如何测量?求大虾指导。
自己顶起，因为芯片即将去流片，急需指导。
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求大侠指导呀！急需急需
这个用示波器去测量不难吧?就是锁定下降沿触发，然后看上升沿产生的时间偏差
多谢指导，但是我这边主要是在cadence下进行的PLL设计，现在想直接在cadence底下进行测量，请问有什么好的方法吗?比如用verilogA之类的
怎样在EDA工具里面进行测量我还真不了解。我能够想到的另外一个办法就是把输入波形存出来然后用Matlab软件进行分析
可以使用cscope统计，ADE导出网表的时候改一下输出波形的格式，cscope可以识别tr0和fsdb，希望可以帮到你
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