hierarchy的layout如何抽出flattern的后仿网表

layout 不能flattern 否则gds文件太大跑不动
谢谢

做 post layout extraction本来就是flatten netlist，不可能还保持hierarchical
如果你仅仅做lvs，是可以做hierarchical check或flatten check的，
举个例子，做extraction时候，block A 中的net和block B中的net就寄生电容，那么这个电容既没法在A也没法在B中处理，只能flatten到顶层来处理

抽后仿不需要把layout flatten掉
顺便提一句，还有种case需要向你所说的netlist里面的net name不要反应电路
就是做IP的，不想给客户太多的信息，防止他们从网表提取电路，这时候就需要做一个flatten的netlist，
layout也需要有选择的flatten，既让layout减少信息，有让layout size不要太大，让人不可接受

申明：网友回复良莠不齐，仅供参考。如需专业解答，请学习本站推出的微波射频专业培训课程。