电流模基准电流源的输出扰动问题
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之前仿真时VDD一直用的DC源，换成Vpwl源（模拟上电过程）后输出的基准电流上会有很大的扰动，不知如何解决?各位的启动电路是如何设计的?
振荡了，看一下启动电路，和环路稳定性。
我用的是亚阈值基准源，可能是启动电路引起的，如下：
告诉你方向了，你去查。
在模型不是很准确的情况下，尤其是国内半导体工艺，不要轻易使用亚阈值工作区域去设计电路。
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