数字电路版图的LVS以及混仿问题(已解决)
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请问，1、数字版图导到virtuoso中以后怎么做lvs呢?原理图怎么获得?
2、我在做混仿的时候，提示verilog.vmx的路径在$path中找不到，我把绝对路径加到ADE的digital-option里面以后，simulation时的output log窗口又提示verilog- XL的lisence有问题了。这是为什么呢?
1) 数字后端流程会产生LVS所用的spice或者verilog网表，拿来用。
2）你有IUS的版权吗?搜一下你的版权文件看有没有相关的feature, 然后用lmutil -diag 之类的命令诊断一下你的license能不能chekcout 出来。
非常感谢！已经解决
这是个问题吗?
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