关于SR的问题
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在SC电路中经常会涉及SR的问题，
例如我们在定一个采样电路Settling time(ts)的时候，就要考虑由SR的引起的Nonlinear Settling Time（tSR），一般情况下，tSR/ts=1/3。
但是在input step voltage比较小不足以关闭一个输入管的时候，这个问题就变得有些复杂。
在这种情况下就不存在SR，或者tSR很小，但是仿真的情况往往是存在SR，而且tSR并不小，如何解释这种现象呢
例如我们在定一个采样电路Settling time(ts)的时候，就要考虑由SR的引起的Nonlinear Settling Time（tSR），一般情况下，tSR/ts=1/3。
但是在input step voltage比较小不足以关闭一个输入管的时候，这个问题就变得有些复杂。
在这种情况下就不存在SR，或者tSR很小，但是仿真的情况往往是存在SR，而且tSR并不小，如何解释这种现象呢
自己顶一个
没看懂你要问什么啊，不知下面这段是否能帮到你
你说的信号小到不足以关闭一个mos，建立过程就是闭环传输函数的阶越响应
大的SR建立到快接近目标电压时也会回到取决于闭环带宽的建立
SR应该就是非线性导致充放电电流饱和产生的，SR速度是小于小信号建立速度的
恩 是的 如果没有SR的限制，那么由setting time决定，这样更能快速的稳定到所需精度值。
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