CMOS bandgap结构为何会有三极管在里面

经常可以看到论文题目为：*****CMOS bandgap*****
然而，论文中的电路结构又经常使用diode-connected bipolar，非常不解，既然用了bipolar了，为何要将题目
写成CMOS bandgap。
用CMOS工艺怎么可以实现?如果实现不了，那不就是只能用BICMOS工艺么?那为什么不叫BICMOS bandgap?
求大虾明示

那是vertical 的bipolar，兼容cmos工艺

你是说标准CMOS工艺里 可以实现vertical bipolar吧?

bi-cmos工艺是指那种带埋沟beta npn通常达到100左右工艺吧，虽然标准CMOS也可以做PNP，但是beta值和性能都较低，所以不算作bipolar工艺

    是

我手里拿到的工艺的PDK 里面只有MOS管的Pcell 并没有PNP管的Pcell，仿真库中也没有任何关于PNP的模型参数，这种情况下是否意味着
我只能用Diode-connected MOS管来代替 Diode-connected bipolar了?

     一般的库文件都是有bipolar的cell的，尺寸都是定的，不能随便改。

你是说 工艺厂商提供的PDK里面一般会有bipolar的cell?

不是可以利用衬底和n well的等效二极管么?

可用 P+ to N-Well 的 diode 代替 pnp
我司某IC有用此 diode 代替 pnp 量產成功。

那個是 laternal => parastic PNP .
Collector 得是 Gnd
類似 diode .
但有的會做  cascode pnp  但因為 BETA 都很低所以
還須要 多做 beta compensation

如果是NPN 一般須要 vertical NPN => Bcd process 使用
一般使用 1:8  ..還有看過 1:48  
為何選 1:8 書上提過
原則是接成DIODE 方式
還有一類使用  sub_threshold 區 mos 使用 指數特性 當BJT 類似  is and Vbe
關係

   请问，如果PDK中没有提供这种cell，是如何确定这种结构的参数和稳定性呢?例如使用P+ to N well 的diode，diode的参数如何确定?电路的性能如何保证?

Layout参数提取，后仿么?

   求明示 1：8 or 1：48是指什么的比例?

寄生的。

   goodinfo

bjt 1:8
書上沒提1:n 嗎?

BJT    1:N
N＞1即可。
二极管接法的CMOS非单一PN结，估计还不如直接nwell+p sub靠谱。
由于diode和Bipolar的模型不同，恐怕仿真结果难以符合实际结果。楼上量产成功的那位，应该MWP了几次自己提取过模型了吧。
话说CSMC 0.5工艺里都有pnp cell，想不出哪家fab的工艺更烂了。

一般的库文件都是有bipolar的cell的，尺寸都是定的，不能随便改。

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