VERILOG-XL来进行仿真的问题 求大神帮忙
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不能正常使用，VERILOG-XL来进行仿真每次仿真时都提示：
User-settable GLOBAL varible:verilogSimBinary is invalid
Relative pathnames are relative to run directory
OK/CANCEL aborts simulation
解着点击OK或CANCEL，VERILOG-XL都不能动作。
VERILOG-XL的界面是能出来，好象也可以正确的提取网表，但是快要好的时候确出现上面的问题了。以至于不能正常工作。不知道是那里没有设置好了?
User-settable GLOBAL varible:verilogSimBinary is invalid
Relative pathnames are relative to run directory
OK/CANCEL aborts simulation
解着点击OK或CANCEL，VERILOG-XL都不能动作。
VERILOG-XL的界面是能出来，好象也可以正确的提取网表，但是快要好的时候确出现上面的问题了。以至于不能正常工作。不知道是那里没有设置好了?
需要安装ldv或isu
已装ldv5.1，还是一样，只是波形查看器出来了
你好 我也遇到了相同的问题，请问你解决了吗?
申明：网友回复良莠不齐，仅供参考。如需专业解答，请学习本站推出的微波射频专业培训课程。
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