基于FPGA的并行可变长解码器的实现技术

每个Wi的解码过程只比Wi-1的解码过程多一个加法操作的延迟，相对于变长码的识别，加法操作的延迟非常的小。当然，如果滑动窗口N的取值过大，每个Wi之间的加法操作的延迟将累加，这将降低解码的整体效率。因此对于滑动窗口N的选择，需要结合实际应用中可变长码编码的特点来权衡。

设某个待解码流为B={110110100011000011001111，…}。这里采用长度N=12的滑动窗口进行码流提取，由于变长码的长度从2～8不等，因此每个运动周期至少可以解码出1个码字，最多可解码出6个码字，这6个变长码字可能的起始位置分别为W0：{0}；W1：{2，3，4，5，6，7，8}；W2：{4，5，6，7，8，9，10}；W3：{6，7，8，9，10}；W4:{8,9,10};W5:{10}。

综合起来，可能成为该可变长码起始位置的集合为{0，2，3，4，5，6，7，8，9，10}，因此在应用上共需要10个可变长码检测单元并行执行。

2 实现与验证

多码字并行解码方法实现的关键在于解码过程的并行性，采用硬件方案实现起来并不 难。上例中10个可变长码检测单元可采用经典的位并行解码方案实现，因为位并行解码方案能够保证不同长度码字的输出时间基本相同，为其后的操作带来便利。在本文中，采用基于查找表的方式来实现。

码字检测单元所检测到的可变长码的码长及页内偏移量（这里采用码字的最右位作为页内偏移量），在识别过程中可能存在没有任何有效码字的情况。为此，增加了一位有效状态位，作为输出是否有效的标志。变长码检测单元CD的结构框图如图1所示（略）。

由于前一个有效码字Wi-1的码长控制着码字Wi的选取，而对应Wi-1的检测单元Cdi-1输出了Wi-1的码长，因此在实现上可以采用将Cdi-1的输出作为有效码字Wi选取的控制位，它通过控制一个多路选择器MUX，从所有对应可能是Wi起始位置的CD输出中选取有效的输出作为有效码字Wi。在有效字Wi被成功识别后，需要将其码长即Cdi的输出与Cdi-1的输出相加，作为有效码字选择的控制。这些功能通过一个复合的多路复用器-加法器MA实现，多路复用器-加法器MA的结构如图2所示。

在所有有效码字的起始位置被识别后，根据对应CD单元的输出，即码长信息和页内偏移量，可以通过查表将对应的码长数据转换成相应的信源符号或存储相应信源符号的地址。这些功能由信号转换单元SYMBOL完成。

根据上面的讨论，设计出用于上例的多符号并行解码器，其结构图如图3所示。

为了验证这种这种结构，采用FPGA器件实现它，选择的是一片Xilinx xc2s400e-6ft256器件，其规模为145000门。在这里，采用VHDL语言进行RTL级描述，利用XST进行综合，并在ModelSim5.8中进行仿真。结果验证正确，其仿真结果如图4所示。

实验表明，系统允许最大时钟频率为44.172MHz，占用了197个Slice(4%)，74个Slice Flip Flops(<1%)，347个四输入查找表（12%）和1个全局时钟（25%）。

作者：蒋勇 罗玉平 来源：电子技术应用