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SpectreVerilog没有verilog.log文件

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写了一个激励，导入CADENCE的仿真
说error encountered during simulation
一般我都回去查看VERILOG.LOG文件，这次竟然没有。
Verilog在MODELSIM下都OK

需要在.cshrc文件中包含cadence的ldv文件。

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