VerilogA中 初始态的设置
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VerilogA中 关于初始态语句 initial_step的语法设置 应该在什么文件中进行呢?
.va程序中可以初始化
是说 在.va文件中可以直接写 inital_step语句的定义语句?inital_step（analysis_list）
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