0.18um下单级套筒运放GBW=4GHz可以实现吗？

有个问题：请问这个运放闭环应用的结构是什么样的?脱离闭环的应用结构来研究GBW是没有意义的。

    比较有希望

  闭环应用在开关电容电路中，也就是用于ADC的MDAC里面，反馈系数是1/6。

再详细一点：你是怎么算出CL=6Pf的?你的采样电容是多大，反馈电容多大，下一级负载又是多大?
反馈系数是1/6有没有考虑OTA输入的电容?即使反馈系数真是1/6，那么loop BW= 1/6*GBW=666MHz， 你的建立时间够吗?
对于MDAC应用，OTA DC gain 50dB够吗? 因为反馈系数只有1/6，那么loop gain 只有差不多35dB了。

   1.  负载电容CL=(1-beta)*cs1+4*cs2+0.5p+余量变动：
         cs1第一级单位采样电容1.6pF cs2第二级单位采样电容0.8pF 0.5pF估算为下一级比较器的总电容，余量变动为工艺角温度等变化引起的变动。
    2. 此处的负载电容没有计入运放的输出电容。你如果理解为估算电流时候用的负载，那就计入运放负载电容，估算为第一级总采样电容0.6~0.8倍。
    3. 反馈1/6，因为我对电路做了修改。
    4. 反馈之后的带宽666MHz, 我需要在2ns之内建立到2.44e-4精度内，可以满足要求。
    5. 我这里的增益只是一个主运放的增益，我会加入gainboost的。

其实我这里想讨论的是，在0.18um的条件下，实现如题的指标，有没有可能。

谢谢你的解释，算了一下，实现你的指标还是可行的。但是30mA基本都在主运放了。

    实际设计中可行吗?
    请教下，你有没有实际设计过这么大带宽的运放呢?

为什么不行呢?你先试试吧，没做过怎么知道自己做不出呢?
以前做过loopBW=400MHZ的，现在如果让我做一个符合你的指标的MDAC，我觉得还是做的出来的。

应该没有太大希望，.18通常做不到这么高
如果phase margin做到70deg，2nd pole要在10GHz+
试试不用folded cascode，牺牲head room和signal swing

不懂，不过学习了

可以自己试一下

@hurongguang   可以私聊么 我现在也在做一个过2G的运放  也是用在ADC中 12bits的   我们可以共同探讨中么

     可以私聊么 我现在也在做一个过2G的运放  也是用在ADC中 12bits的   我们可以共同探讨中么

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