建立PLL相位噪声模型的目的

目前在用verilog-A搭建PLL的相位噪声模型，但是在各个模块的相噪模型中，会有参数量n，fc； 这两个参数是从各个模块电路的pss+pnoise仿真得到的，我的疑惑是在相噪模型中加入噪声后，其pss+pnoise仿真结果是不是应该逼近电路的仿真结果?如果建模非常理想，模型的仿真结果是不是应该跟电路的仿真结果一样?如果是这样，建立相位噪声模型的意义又体现在什么地方呢?我直接对PLL环路仿真pss+pnoise不就可以了么?

你试一试不就明白了。

直接对PLL环路仿真pss+pnoise 很困难 对服务器硬件要求太高 仿真时间较长 我们试了几次都没能成功

并且例如分数锁相环锁定时仍是时变非线性的，spectre也不能用来仿真相位噪声，建模仿真常常也是用于具体模块设计之前的系统性能预测等等

我现在的问题是：对电路级的vco进行pss+pnoise仿真，然后将抽取的拐角频率和n代入行为级模型的函数中，然后对行为级的VCO进行pss+pnoise仿真，看phase noise曲线，它的拐角频率以及各个offset frequency处的phase noise值和电路级仿真出来的值相差比较大，不知道你在做这个的过程中有没有遇到这个问题，我是用verilog-A进行的建模，参考的资料是ken kndert的predicting the phase noise and jitter of pll-based frequency synthesizers
phase_lin=wc*$abstime;
phase_nonlin=2*pi*vco_gain*idt(vc-vmin,0);
phase_noise=filcker_noise(n,2,"wpn")+filcker_noise(n*fc,3,"fpn");
在行为级里噪声看资料就是这么加的啊，恳请指导~

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