求助用于PLL供电的voltage regulator问题

设计了一个voltage regulator，调整管为native NMOS,3.3V供电，产生1.2v电压给PLL core供电（包括PFD,CP,VCO），LPF中电容接voltage regulator产生的1.2v。voltage regulator设计的负载能力为40mA，PLLcore的电流RMS值大概在5mA。voltage regulator输出1.2V power ring上接一个10uF的电容。
仿真发现，voltage regulator产生的1.2v电压在PLL的up,dn都跳高时，被瞬间拉低大概1mV，而vcont会有约8mV的下跳。LPF的电容大概100pF。即便是PLL lock后，依然会出现这种情况。
各位帮忙分析下，这个跳变会不会在输出时钟中引入reference spur?voltage reguilator上的这个跳变是可以消除的吗?vcont必须接1.2V。

I met this issue when design pll.
Yes, the regulated 1.2V's overshoot and undershoot will bring jitter to your pll, even bring unlocked risk...
suggestion:
cp's lpf  cap connect the regulated power supply, it may deduce the influence...

sorry, i miss your info about the lpf.
the overshoot and undershoot can not be avoid...

guan zhu yi xia...

谢谢2楼的回复！
如果voltage regulator的波动会引入jitter，不是在帮倒忙?
继续请教该问题的解决方案和折中方案！拜谢！

遇到过类似的问题，问题不在PLL上，在你的regulator上！

1# fogworld
把PFD的电源分开，不要和VCO共用电源。

同意7楼的

把PFD电源和CP分开会不会因为这两个模块电源不一样导致CP中开关管子vgs不同引起误差?

电源域要分开

看见别人做PLL VCO是单独供电的

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