如何用Verilog simulator 仿真 digital + Verilog-A 電路
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請問論壇中有人曾做過;
Digital logic (Verilog RTL) + Analog IP (Verilog-A) 的聯合仿真嗎?
Top module & Test bench 是 Verilog RTL.
想請問是使用何種simulator? 在何種EDA平台下完成?
可以建議一些資料供研讀自學嗎?
感謝幫忙 Orz
Digital logic (Verilog RTL) + Analog IP (Verilog-A) 的聯合仿真嗎?
Top module & Test bench 是 Verilog RTL.
想請問是使用何種simulator? 在何種EDA平台下完成?
可以建議一些資料供研讀自學嗎?
感謝幫忙 Orz
ADE里面把simulator调成VerilogSpectre可以实现
謝謝回答.
再請問：
要仿真Verilog-A 的module, 一定要配合類似 Spectre 的 analog simulator 嗎?有沒有只用單一 tool 就可達到 Verilog+Verilog-A 的仿真?
Co-simulation 的速度，在很長的 test vectors 下, 透過 Cadence 的 environment，效率好嗎?
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