请教关于PLL中的limit cycle问题
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初学PLL，总看到paper中提到limit cycle但是基本没看到有展开讲的。limit cycle会造成什么直接后果?spur吗?
有人能科普一下limit cycle吗?
有人能科普一下limit cycle吗?
当调制器的输入为一常数时，其输出短时间看起来是一系列随机无序的脉冲序列，但从很长的一段时间来观察，这个序列仍具有一定的周期性，这就是所谓的极限环了。
谢谢回复。那小数pll中的小数杂散是由极限环引起的吗?如果不是，极限环的周期性引入的spur一般影响大吗
不如系统有不恰当的非线性，会出现极限环。实际线性系统应该避免极限环出现。
看自动控制原理~
标题
谨慎的回答：极限环会引入小数杂散位于更低频，不容小觑。
怎样原因会导致limit cycle出现。
申明：网友回复良莠不齐，仅供参考。如需专业解答，请学习本站推出的微波射频专业培训课程。
