sigma delta ADC设计中，前面的PGA速度要求应该是怎么定？
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在sigma delta ADC设计中，前面通常有一个PGA，里面的运放的带宽和SR如何确定?现在有点糊涂，是只要比信号带宽大就行，还是为了满足后面的SC电路，需要几倍clock的频率那?
要满足后面的SC电路
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